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Samsung 电子正加速推进面板级封装（PLP）技术的商用化进程，并将其应用范围由智能手机与穿戴式设备扩展至人工智能数据中心所需的大型半导体封装领域。Samsung 电子半导体封装业务高级工程师 Lee Hee-seok 在「ASPS 2026 半导体封装趋势论坛」上透露，公司将凭借在移动设备市场积累的大尺寸面板量产经验，把相关技术延伸至 AI 用超大型封装市场。
PLP 技术生产效率较传统晶圆封装提升 5 倍以上
扇出型面板级封装（FO-PLP）是在方形面板上进行芯片封装的程序，相较于传统在圆形晶圆上进行的扇出型晶圆级封装（FO-WLP），最大优势在于生产效率的大幅提升。圆形晶圆于切割芯片时边缘部分会被浪费，方形面板在结构上则几乎不存在边缘损耗。业界统计显示，以 12 英寸（300mm）晶圆为基准，PLP 方式通常可产出 5 倍以上的芯片。
Samsung 电子此前已将该技术应用于 Google Pixel 手机的部分移动应用处理器封装，以及 Galaxy Watch 的 Exynos W1000 可穿戴 AP，相关产品均基于 415 × 510mm 的大尺寸面板生产。然而，随着封装需求由智能手机延伸至 AI 服务器领域，技术难度亦同步攀升。AI 服务器用半导体封装的尺寸较大，需要整合多个逻辑芯片与高频宽内存（HBM），无论翘曲、厚度均匀性抑或面板整体位置对准，均构成严格的良率控制考验。
Samsung 415×510mm 面板面积为台积电 2.2 倍
在 PLP 面板尺寸的选择上，Samsung 与台积电走向截然不同的技术路线。台积电现正推进的 FO-PLP 面板尺寸为 310 × 310mm，计划于 2027 年试产，并于 2028 年下半年实现商用化；而 Samsung 电子则将继续沿用已在移动设备量产中验证的 415 × 510mm 面板。
从面积比较来看，台积电的 310 × 310mm 面板面积约为 96,100mm²，而 Samsung 的 415 × 510mm 面板面积约为 211,650mm²，Samsung 的面板面积为台积电的 2.2 倍。理论上，面板越大，单次可封装的芯片数量越多，生产效率亦相应提高。然而，Lee Hee-seok 在论坛上表示，Samsung 将延续该面板尺寸，台积电预计于 2028 年左右量产，相关时程亦与 Samsung 的计划相近。
玻璃基板最快 2029 年面世 2030 年或更为务实
针对 AI 半导体持续大型化的趋势，Samsung 电子亦同步推进玻璃基板等下一代封装技术的研发。相比传统有机材料，玻璃在尺寸稳定性方面更具优势，其热膨胀系数可调节至接近硅的水平，有助控制大型封装的翘曲现象。Lee Hee-seok 对玻璃基板商用化时间表给出预测，认为最快可能于 2029 年出现，但 2030 年左右或更为现实。随着封装尺寸不断增大，尺寸管理工作日益困难，玻璃基板有望成为克服相关挑战的有效方案。
混合键合技术将连接间距压缩至 10μm 以下
在封装大型化的同时，Samsung 亦推进垂直方向高密度整合技术的开发，其中混合键合（Hybrid Copper Bonding, HCB）为代表性技术。HBM 由多个 DRAM 晶粒垂直堆叠，通过硅穿孔（TSV）及微凸块实现层间连接。堆叠层数越多，整体封装高度越大，散热问题亦随之加剧。混合键合技术可跳过微凸块，改以铜 pad 直接对接方式连接芯片，微凸块方案的连接间距约为 20 至 25μm，而混合键合可将间距压缩至 10μm 以下，在相同堆叠层数下有助降低整体厚度、改善热特性及提升电气性能。
此外，Samsung 亦探索通过混合键合改变 HBM 堆叠结构的可能性，尝试将逻辑芯片由底部移至 HBM 堆叠的最顶部。传统 HBM 结构为逻辑芯片置于最底层，DRAM 晶粒依次向上堆叠；若将逻辑芯片上移，在微凸块方案下会因供电与信号连接需要额外 TSV 而形成新瓶颈。但在混合键合架构下，由于堆叠厚度已大幅缩减，逻辑上移后可缩短供电路径，同时优化散热路径。Lee Hee-seok 指出，混合键合不仅可将连接间距由 20 至 25μm 缩减至 10μm 以下，亦将为 HBM 封装结构创新提供更大可能性，其中包括逻辑芯片顶部布局方案。
| 项目 | 规格 |
|---|---|
| PLP 面板尺寸（Samsung） | 415 × 510mm |
| PLP 面板尺寸（TSMC） | 310 × 310mm |
| Samsung 面板面积 | 211,650mm² |
| TSMC 面板面积 | 96,100mm² |
| 微凸块连接间距 | 20 至 25μm |
| 混合键合连接间距 | 10μm 以下 |
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